1. Technische Daten

Bauform: Äquivalent zum KC 85/3-Grundgerät
Abmessungen: 385 x 270 x 77 mm
Masse: ca. 3.800 g
Schutzgrad: IP 20 nach TGL RGW 778
Betriebsspannung: 220 V +/- 10 %, 50 Hz
Leistungsverbrauch: ca. 15 W ohne Module
ca. 27 W mit 4 Modulen (Durchschnittswert)
ca. 35 W mit 4 Modulen (Maximalwert)
Interne Betriebsspannung / Stromreserve für Module: + 5 V +/- 5 % / 1,2 A
+ 12 V +/- 10 % / 0,4 A
- 5 V +/- 10 % / 20 mA
Verfügbare Modulsteckplätze: 4
Datentreiber: 3 Stück DS 8286
Adreß- und Steuerleitungstreiber: 3 Stück DL 541
Modul- und Interruptprioritätskette: vorhanden, mit Umgehungslogik und pull-up-Widerständen
Geräteadresse: mit Lötbrücken einstellbar im Bereich von von 1xH bis FxH
Schachtadressen: x0H, x4H, x8H, xCH
Aufsatzinterne WAIT-Erzeugung:

3 Betriebsarten durch Lötbrücken einstellbar

  • ohne WAIT
  • WAIT nur bei M1-Zugriffen
  • WAIT bei allen Zugriffen
Einstellung im Auslieferungszustand: Geräteadresse 1xH
WAIT nur bei M1-Zugriffen
maximal garantierte Ausbaustufe der Gerätekonfiguration: 2 Aufsatzgeräte an einem Grundgerät, davon 1 Gerät mit umgestellter Geräteadresse
Bedienelemente: 1 Netzschalter
Anzeigeelemente: eine rote LED als Einschaltkontrolle
Schmelzeinsätze: 1 x 315 mA träge
1 x 2,5 A flink
Zubehör: 1 x Begleitbuch D 002
1 x Geräteverbinder (DEVICE CONNECTOR)
Externe Anschlüsse:
  • EXPANSION INTERFACE IN
    50-poliger direkter Steckverbinder, Verbindung zum Grundgerät
  • EXPANSION INTERFACE OUT
    50-poliger direkter Steckverbinder, getriebener Systembus als Verbindung zum nächsten Aufsatz
  • 4 Modulschächte
Pegel- und Belastungskriterien:
  • EXPANSION INTERFACE OUT
    1x TTL-Last
  • Modulschacht
    1x LSTTL-Last
Schutzklasse: II nach TGL 21 366
Beanspruchungsgruppe: G10/T21/S21 nach TGL 200-0057/04
Einsatzklasse: 5/35/30/80//11121 TGL 43007

2. Gesamtkonzeption des Gerätes

2.1 Mechanischer Aufbau

2.1.1 Bustreiberaufsatz

Der mechanische Aufbau des Bustreiberaufsatzes entspricht weitgehend dem des Grundgerätes KC 85/3, Gehäuseschalen, Rahmenkonstruktion, Netzteiltrennwand und Netzteil sind völlig identisch.

Frontplatte und Rückwand sind in ihrer Gestaltung auf das Grundgerät abgestimmt, haben aber dem funktionellen Inhalt der Geräte entsprechend andere Öffnungen.

Die Führungsschienen für die beiden oberen Module (obere Modulebene) stimmen mit denen im Grundgerät überein. Die Schienen der unteren Modulebene sind spiegelbildlich dazu aufgebaut.

Die Schaltung des Gerätes (außer Netzteil) ist auf zwei Leiterplatten aufgebaut (siehe Bild 1), die in ihren Abmessungen der Videoleiterplatte des KC 85/3 entsprechen und analog zu dieser an den Führungsschienen angeschraubt sind. Die Verbindung der Platten untereinander erfolgt über zwei mit Verteilerleisten nach TGL 37 912 angeschlossene 26-polige Bandleitungen.

Zusätzlich sind zwei mit Litze realisierte Masseverbindungen vorhanden, von denen eine mit einer lösbaren Klemmverbindung angeschlossen ist.

Nach Lösen dieser Klemmverbindung kann der Leiterplattenverbund ohne Lötarbeiten aus dem Gehäuse herausgenommen werden.

Der Anschluß vom Netzteil ist steckbar.

2.1.2 Geräteverbinder

Der Geräteverbinder besteht im wesentlichen aus zwei 58-poligen direkten Buchsenleisten, die mit einer flexiblen Leiterplatte untereinander verbunden sind. Beide Steckverbinder sind in einem Grundkörper aus Plast in gewissen Grenzen beweglich eingenietet, so daß Lagetoleranzen zwischen den Kontaktkämmen beider zu verbindender Geräte ausgeglichen werden können. Der hintere Abschluß des Geräteverbinders erfolgt durch einen am Grundkörper angeschraubten Deckel.

2.2 Erläuterung der elektrischen Schaltung

2.2.1 Blockschaltbild

Das Blockschaltbild ist auf Bild 2 dargestellt. Durch eine gestrichelte Umrandung ist die Aufteilung der Schaltung auf die beiden Leiterplatten dargestellt. Treiber 1 ist die untere und Treiber 2 die obere Leiterplatte.

Die in den Ecken der Umrandung angegebenen Nummern (500, 502, 504) ermöglichen die Zuordnung zu den entsprechenden Stromlaufplänen.

Der Anschluß EXPANSION INTERFACE IN des Aufsatzes wird über den Geräteverbinder mit dem EXPANSION INTERFACE des Grundgerätes verbunden.

Der vom Grundgerät als EXPANSION INTERFACE herausgeführte Rechnerbus ist nicht getrieben, d. h. die Belastungsmöglichkeit der Signalleitungen ist durch die Ausgangsbelastbarkeit der CPU begrenzt. Eine zusätzliche Belastung mit vier Modulen ist zu groß. Deshalb sind in den Signalleitungen zu den Modulschächten Treiberschaltkreise zwischengeschaltet, wovon sich auch der Name des Aufsatzgerätes ableitet. Der getriebene Rechnerbus wird über einen zweiten EXPANSION INTERFACE Stecker herausgeführt, um weitere Aufsatzgeräte anschließen zu können.

Für den Datenbus werden bidirektionale Bustreiber (DS 8286) eingesetzt. Die Richtungssteuerung dieser Treiber wird von der aufsatzinternen Steuerelektronik realisiert. Der Treiber I erhält eingangsseitig den ungetriebenen Datenbus von der CPU. Ausgangsseitig steht ein getriebener "Datenhauptbus" bereit, der über das EXPANSION INTERFACE OUT auch für einen evtl. nachfolgenden Aufsatz zur Verfügung steht.

Über zwei weitere Treiberschaltkreise (II und III) werden die Datenbusse für die Modulschächte vom Hauptbus abgezweigt. Diese Lösung hat den Vorteil, daß beim Lesen von Daten aus den Modulen durch die Modulausgänge nicht die Treiberleistung für den gesamten Hauptbus aufgebracht werden muß.

Für den Adreßbus und diejenigen Steuerleitungen, welche grundgeräteseitig Ausgänge darstellen, werden Treiberschaltkreise DL 541 bzw. Leistungsgatter eingesetzt. Für diejenige Gruppe von Steuerleitungen, welche Sammelleitungscharakter hat (ein Empfänger, mehrere Sender), hat der Bustreiber open-collector-Ausgänge (INT, NMI, WAIT usw.).

Die Signale BUSAK und BUSRQ werden im Bustreiberaufsatz nicht weitergeführt, weil im vorhandenen bzw. geplanten Modulsortiment kein DMA-Betrieb vorgesehen ist. Falls der Anwender über selbstgebaute Module mit DMA-Möglichkeit verfügt, können diese nur im Grundgerät betrieben werden.

Das beim Grundgerät realisierte Konzept der Modulsteuerung wird beim Bustreiberaufsatz konsequent weitergeführt. Das Schalten der Module und die Strukturbyteabfrage erfolgen über die I/O-Adresse 80H (siehe /2/).

Auf den höherwertigen Teil des Adreßbus wird eine schachtspezifische Adresse ausgegeben, deren höherwertige Tetrade (Geräteadresse) für die Geräteauswahl zuständig ist, während die niederwertige Tetrade die Auswahl des Schachtes innerhalb des Gerätes bewirkt.

Im Grundgerät bzw. Aufsatz wird aus der Adresse für jeden Schacht ein spezifisches Selektionssignal ausdecodiert (/MAD8 für Schacht 08, /MADC für Schacht 0C usw.) - siehe Bild 5a.

Auf diesem Bild ist weiterhin die Modulprioritätskette dargestellt. Ihre Funktion besteht darin, Zugriffskonflikte auf dem Datenbus zu vermeiden. Die Wirkungsweise ist mit der bekannten Interruptprioritätskette vergleichbar.

Nehmen wir an, daß in allen Schächten des Bustreiberaufsatzes RAM-Module gestekt sind, welche auf die Basisadresse 4000H geschaltet sind. Die Module 14, 18 und 1C seien aktiv geschaltet. Dann würde beispielsweise der Befehl LD A,(4010H) die Speicherschaltkreise in allen drei aktiven Modulen gleichzeitig zur Datenausgabe veranlassen. In diesem Fall gäbe es auf dem Datenbus nicht immer eindeutig als "Low" oder "High" bewertbare Pegel.

Das wird aber durch die Prioritätskette verhindert. Der Modul kann nur dann Daten ausgeben, wenn er aktiv geschaltet ist und an seinem NEI-Eingang High-Pegel anliegt. Wenn er Daten ausgibt, gibt der Modul an seinem eigenen MEO-Ausgang Low-Pegel aus. Ein nicht angesprochener Modul gibt an seinem Eingang anliegenden High-Pegel an den Ausgang weiter. Low-Pegel wird von allen Modulen weitergeleitet, unabhängig davon, ob sie aktiv geschaltet sind oder nicht.

In unserem Beispiel gelangt der High-Pegel der Prioritätskette bis zum Schacht 14. Dieser Modul kann seine Daten ausgeben und er gibt auf der Prioritätskette Low-Pegel weiter. Damit wird die Datenausgabe der Module 18 und 1C verhindert. Von der beim U 880-System allgemein verwendeten Interruptprioritätskette sind verschiedene Lösungen zur Verkürzung der Signallaufzeiten mittels Umgehungsgattern bekannt. Die im D002 für Interrupt- und Speicherprioritätskette verwendete Variante wird in Bild 3b gezeigt. Die Ein- und Ausgangssignale der Prioritätskette haben nicht nur die beschriebene Funktion, sie werden auch von der Richtungssteuerung des Datentreibers benutzt.

Bei Bestückung des Aufsatzes mit einer geringeren Anzahl als der maximal möglichen von vier Modulen sind bestimmte Bedingungen zu beachten, damit beide Prioritätsketten ordnungsgemäß funktionieren können. Wird eine Modulebene (d. h. zwei nebeneinander liegende Schächte) mit nur einem Modul bestückt, muß dieser in den rechten Schacht gesteckt werden. Wird er in den linken Schacht gesteckt, kann es zu Komplikationen kommen, was man sich leicht am Bild 3b klarmachen kann.

Wenn in diesem Bild Modul 14 gesteckt ist und Modul 10 nicht gesteckt ist und vom Ausgang des Moduls 08 Low-Pegel gesendet wird, wird dieser zwar über das AND-Gatter an die nachfolgenden Schächte weitergeleitet, der Modul 14 hat aber an seinem Eingang NEI High-Pegel. In diesem Fall ist ein Datenbuskonflikt zwischen Modul 14 und dem Grundgerät bzw. einem im Grundgerät gesteckten Modul möglich. Die drei zulässigen Bestückungsvarianten einer Modulebene (siehe Bild 3c) können in den beiden Modulebenen des Aufsatzes beliebig kombiniert werden.

Im Grundgerät fehlen die im Bild 3b angegebenen Widerstände. Zur störungsfreien Funktion der Gerätekonfiguration ist es deshalb erforderlich, daß bei der Nutzung von Aufsatzgeräten beide Schächte des Grundgerätes mit Modulen bestückt sind.

Der D002 besitzt eine interne WAIT-Logik. Im Normalzustand des Aufsatzes wird bei jedem M1-Zugriff auf einen im Aufsatz steckenden Modul oder einen nachfolgenden Aufsatz ein WAIT mit einer Taktperiodedauer eingeblendet.

Diese Maßnahme wurde mit Rücksicht auf die insbesondere bei der Arbeit mit mehreren Aufsatzgeräten wirksam werdende Verlängerung der Signalleitungen und die Signallaufzeiten der Modulprioritätskette vorgesehen, sie ist aber nicht in jedem Fall erforderlich. Auf Grund bisher vorliegender Erfahrungen hat sich der in einigen Modultypen eingesetzte EPROM U 2716 im Verhältnis zu anderen Speichertypen als empfindlicher gegenüber Leitungsstörungen erwiesen.

Damit im Bedarfsfall das zeitliche Verhalten optimiert werden kann, ist die Möglichkeit vorgesehen, die Funktion der WAIT-Logik mittels Lötbrücken zu verändern. Das aufsatzintern erzeugte WAIT kann total unterdrückt bzw. auf die anderen Arten von Prozessorzugriffen erweitert werden.

2.2.2 Baugruppe Netzteil

Das Netzteil ist mit dem im KC 85/3 eingesetzten völlig identisch (siehe hierzu in /1/).

2.2.3 Baugruppe 500: Treiber 1 (Treiberteil)

Die Baugruppe umfaßt alle Treiber für unmittelbar vom Grundgerät kommende bzw. zum Grundgerät gehende Signalleitungen und den Datentreiber für die Schächte x0 und x4.

Auf der KC-Seite des Datentreibers D 50001 und der Steuerleitungs- und Adreßtreiber D 50002 bis D 50004 sind Widerstände (100 Ohm) in Reihe mit den Signalleitungen auf den Leitungen vorhandenes Überschwingen. Die gleiche Maßnahme ist auch für den Datenbus der Modulschächte vorgesehen (R 50033 bis R 50040). Weiterhin sind am Datenbus der Modulschächte pull-up-Widerstände vorgesehen, um beim Strukturbytelesen der Module definierte Logikpegel zu gewährleisten.

Die als Adreß- und Steuerleitungstreiber verwendeten DL 541 haben Schmitt-Trigger-Eingänge, was sich gleichfalls günstig für die Störsicherheit auswirkt.

Durch Entfernen der Brücke RB 01 können die an den DL 541 angeschlossenen Signalleitungen für Prüfzwecke (separate Signaleinspeisung) in den Tristate-Zustand geschaltet werden.

Für die Signale /BI, /ZI und TAKT werden Leistungsgatter mit Gegentaktausgangsstufe eingesetzt, wobei für den Takt die im Grundgerät bewährte Transistorstufe mit VT 50001 übernommen wurde, um High-Pegel und Flankensteilheit des Taktes zu verbessern.

Zum Treiben der in Richtung Grundgerät laufenden Signale (/WAIT, /INT, /NMI, /HELL) werden Gatter mit open-collector-Ausgängen verwendet. In einem Gatter von D 50007 werden das von den Modulen kommende und das von der Steuerlogik erzeugte WAIT verknüpft. Die Baugruppe 500 umfaßt auch die Umgehungsgatter für die IEO- und WEO-Kette der Schächte x0 und x4. Auf Grund der vorhandenen pull-up-Widerstände (R 50049 bis R 50052) besteht im D002 eine gegenüber dem Grundgerät größere Freizügigkeit in der Modulkonfiguration (siehe Bild 3c).

2.2.4 Baugruppe 502: Treiber 1 (Steuerlogik)

Die Hauptfunktion der Baugrppe liegt in der Richtungssteuerung der Datentreiber I bis III.

Im Grundzustand (ohne besondere Ansteuerung) ist die Signalübertragungsrichtung aller Treiber vom Grundgerät weg zu den Modulschächten hin.

Eine Umschaltung einzelner Treiber erfolgt in folgenden Fällen:

  • Lesen einer in einem Modul enthaltenen Speicherzelle
  • Lesen eines in einem Modul enthaltenen I/O-Ports
  • Lesen eines von einem Modul bereitgestellten Interruptvektors
  • Lesen des Strukturbytes eines Moduls

Die Richtungssteuerung ist von folgenden Signalen abhängig:

  • /MREQ, /IORQ, /RD, /M1
  • zweckentsprechend ausdecodierte Adressen:
  • grundgeräteinterne I/O-Adressen
  • I/O-Adresse 80H
  • Geräteadresse (Decoder durch Lötbrücken umschaltbar)
  • Adresse A 11
  • Signale der Interrupt- und Modulprioritätskette

Die Einbeziehung der grundgeräteinternen I/O-Adressen in die Adreßumschaltung ist erforderlich, weil im Grundgerät PIO und CTC nicht in die MEO-Kette eingebunden sind. Das decodierte Signal liegt an Pin 6 von D 50204 an.

Das decodierte /A80-Signal wird von der Richtungssteuerung benötigt, um den Fall des Strukturbytelesens zu erkennen. Beim Strukturbytelesen muß auch unterschieden werden, ob der Modul in der unteren oder oberen Ebene steckt, damit der richtige Datentreiber (II oder III) auf Lesen umschaltet. Hierzu wird das Adreßbit 11 benutzt. Zur Decodierung der Geräteadresse wird ein Addierer-Schaltkreis DL 083 verwendet. An dessen A-Eingängen liegen die Adreßbits A 12 bis A 15 und an den B-Eingägen über Lötbrücken (Kurzschlußstecker KS 10) fest einstellbare High- und Low-Pegel.

Wenn auf dem Adreßbus die für den Aufsatz richtige Geräteadresse anliegt, entsteht an den Summenausgängen Low-Pegel (mit Übertrag = 1). In diesem Fall wird ADR aktiv. Das Übertragssignal ist nicht nur bei der "richtigen", sondern auch bei einer höheren Geräteadresse aktiv. In der Richtungssteuerung wird das Übertragssignal beim Strukturbytelesen in einer Gerätekonfiguration mit mehreren Aufsätzen benötigt.

Wenn das Strukturbyte eines Moduls im höherstehenden Aufsatz gelesen werden soll, muß auch der Haupttreiber des darunterstehenden auf Lesen umschalten.

In diesem Fall ist im höherstehenden Aufsatz ADR und in beiden Aufsätzen das Übertragssignal aktiv, so daß der angesprochene Schachttreiber und in beiden Aufsätzen die Haupttreiber auf Lesen umschalten.

Die Signale der MEO- und IEO-Kette werden in die Richtungssteuerung einbezogen, um den jeweils aktiven Modul herauszufinden (bei diesem ist der Ketteneingang auf High und der Kettenausgang auf Low) und die Treiber bei Lesezugriffen dementsprechend zu schalten.

Weitere Funktionen der Steuerlogik sind die Erzeugung der MAD-Signale für die Schächte x0 und x4 und die Erzeugung des aufsatzinternen WAIT-Signals.

Die Signale /MAD9 und /MAD4 werden durch Verknüpfung von A 10, A 11 und ADR gebildet.

Durch die Schaltkreise D 50208 und D 50212 werden die WAIT auslösenden Ereignisse ausdecodiert. Durch D 50213 wird ein WAIT-Impuls mit der Breite einer Taktperiode erzeugt.

2.2.5 Baugruppe 504: Treiber 2

Die Baugruppe enthält Datentreiber III, MAD-Erzeugung und Umgehungslogik für die Prioritätsketten.

Außerdem erfolgt auf der oberen Treiberleiterplatte die Einspeisung der Stromversorgung.

Der Datentreiber III versorgt die Modulschächte x8 und xC. Die Serien- und pull-up-Widerstände entsprechen in ihrer Zweckbestimmung den Datentreiber II zugeordneten; MAD-Erzeugung und Umgehungslogik entsprechen in ihrer Funktion ebenfalls den entsprechenden Funktionsgruppen auf der Leiterplatte Treiber 1.